삼성, 3차원 12단 기술 최초 개발

삼성전자는 최첨단 반도체 패키징 기술인 '12단 3차원 실리콘 관통전극(3D-TSV)' 기술을 업계 최초로 개발하는 데 성공했다고 7일 밝혔다.

이 기술은 와이어를 이용해 칩을 연결하는 기존 방식(와이어 본딩)과는 달리 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1 수준에 불과한 미세한 전자 이동통로 6만개를 만들어 연결하는 방식이다.

종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 쌓아 수직으로 연결하는 고도의 정밀성이 필요하기 때문에 반도체 패키징 기술 가운데 가장 어려운 것으로 평가된다.

특히 '와이어 본딩' 방식보다 칩 사이에 신호를 주고받는 시간이 짧아져 속도와 소비전력을 획기적으로 개선하는 장점도 있다.

이번 기술 개발에 따라 기존 8단 적층 제품(HBM2)과 같은 패키지 두께(720㎛)를 유지하면서도 12개의 D램 칩을 적층할 수 있게 돼 고객사들은 별도의 시스템 디자인 변경 없이도 고성능의 차세대 고용량 제품을 출시할 수 있을 것이라고 회사 측은 설명했다.

또 고대역폭 메모리에 이 기술을 적용할 경우 기존 8단에서 12단으로 높임으로써 용량도 1.5배 늘릴 수 있다고 덧붙였다.

이 기술에 최신 16기가비트(Gb) D램 칩을 적용하면 업계 최대 용량인 24기가바이트(GB)급 고대역폭 메모리(HBM) 제품도 구현할 수 있다. 이는 현재 주력 제품으로 양산 중인 8단 8GB 제품보다 용량이 3배 수준이다.

디바이스솔루션(DS) 부문 백홍주 부사장은 "인공지능(AI), 자율주행 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술이 중요해지고 있다"면서 "기술 한계를 극복한 이번 기술을 통해 이 분야에서도 초격차 기술 리더십을 이어갈 것"이라고 말했다.

패키징은 반도체 칩을 기판이나 전자기기에 장착하는 과정에서 칩이 외부와 신호를 주고 받을 수 있도록 길을 만들어주고 외부 충격으로부터 칩을 보호하는 일종의 포장 공정이다.