IBM이 세계 최초로 1나노미터(nm)보다 작은 반도체를 구현할 수 있는 기술을 공개했다.

인공지능(AI) 연산 수요가 폭발적으로 증가하는 가운데 반도체 집적도를 획기적으로 높일 수 있는 새로운 구조를 제시하면서 차세대 초미세 공정 경쟁이 한층 치열해질 전망이다.

▲ IBM, 0.7나노미터 반도체 기술 발표

25일(현지 시각) 로이터 통신에 따르면 IBM은 세계 최초로 1나노미터 이하 크기의 반도체를 구현할 수 있는 기술을 개발했다고 발표했다.

이번 기술은 AI 연산에 필요한 고성능·저전력 반도체 개발을 목표로 한 것으로, AI 시장 확대에 대응하기 위한 차세대 반도체 기술 경쟁에서 IBM의 존재감을 높일 것으로 평가된다.

발표 직후 IBM 주가는 장 전 거래에서 6% 넘게 상승했으나 이후 상승폭을 일부 반납해 약 1.9% 오름세를 나타냈다. 다만 연초 이후 기준으로는 여전히 약 11% 하락한 상태다.

▲ 무어의 법칙 이어갈 새로운 기술

이번 발표는 반도체 업계가 '무어의 법칙(Moore's Law)'을 지속하기 위한 새로운 기술을 모색하는 시점에 나왔다.

무어의 법칙은 반도체에 집적되는 트랜지스터 수가 일정 기간마다 두 배로 증가하면서 컴퓨팅 성능도 지속적으로 향상된다는 개념이다.

반도체 미세화가 물리적 한계에 가까워지면서 업계는 새로운 구조를 통한 성능 향상에 집중하고 있다.

▲ 0.7나노 공정으로 TSMC·인텔과 경쟁

IBM이 공개한 신기술은 0.7나노미터(7옹스트롬) 트랜지스터 구조를 적용했다.

이는 현재 파운드리 시장을 주도하는 TSMC와 인텔의 차세대 공정과 경쟁할 수 있는 기술로 평가된다.

앞서 인텔은 지난주 1.8나노미터(18A) 공정이 상용화를 앞둔 시험 생산 단계인 '리스크 프로덕션(Risk Production)'에 들어갔다고 발표한 바 있다.

▲ 손톱 크기에 트랜지스터 1천억 개 집적

IBM은 이번 0.7나노미터 기술이 손톱 크기의 반도체 표면에 약 1천억 개의 트랜지스터를 집적할 수 있다고 설명했다.

이는 2021년 공개했던 2나노미터 반도체보다 집적도가 약 두 배 높아진 수준이다.

이를 통해 최대 50% 높은 성능 또는 최대 70% 향상된 전력 효율을 구현할 수 있다고 밝혔다.

IBM 로고(Photo : [로이터/연합뉴스 제공])

▲ '나노스택' 구조로 3차원 적층 구현

이번 기술의 핵심은 '나노스택(Nanostack)'이라는 새로운 트랜지스터 구조다.

기존 반도체는 트랜지스터를 평면으로 배치했지만, 나노스택은 이를 3차원으로 수직 적층하는 방식을 적용했다.

같은 공간 안에 더 많은 트랜지스터를 배치할 수 있어 집적도와 성능을 동시에 높일 수 있다는 것이 IBM의 설명이다.

IBM 리서치의 제이 감베타(Jay Gambetta) 연구소장은 "나노스택 구조는 단순히 트랜지스터를 더 작게 만드는 것이 아니라 칩을 설계하는 방식을 근본적으로 바꾸는 기술"이라며 "성능과 에너지 효율을 획기적으로 높일 수 있다"고 말했다.

▲ AI 반도체 핵심 SRAM도 대폭 축소

IBM은 나노스택 기술을 적용하면 반도체 내부의 SRAM(정적 램) 면적도 약 40% 줄일 수 있다고 밝혔다.

이는 이전 세대 반도체 기술보다 훨씬 큰 개선 폭이다.

SRAM은 AI 연산용 반도체에서 핵심 역할을 하는 메모리로, 현재 엔비디아와 그록(Groq), 세레브라스 시스템즈(Cerebras Systems)의 AI 칩에도 광범위하게 사용되고 있다.

이들 기업의 주요 반도체 생산은 현재 대부분 TSMC가 맡고 있다.

▲ 5년 내 양산 목표…생산 파트너는 미정

IBM은 이번 기술이 약 5년 안에 상용 생산 단계에 진입할 수 있을 것으로 전망했다.

회사는 그동안 삼성전자와 일본 라피더스(Rapidus)에 반도체 기술을 라이선스한 경험이 있지만, 이번 0.7나노 기술의 생산을 맡을 제조 파트너는 아직 공개하지 않았다.

시장에서는 IBM의 나노스택 기술이 상용화에 성공할 경우 TSMC와 인텔, 삼성전자 등 주요 반도체 기업들의 차세대 공정 전략에도 적지 않은 영향을 미칠 것으로 보고 있다.